什么是内存时序 内存时序设置详解(7)

　　另外根据其他的资料显示，内存存储每一个bit，都需要定期的刷新来充电。不及时充电会导致数据的丢失。DRAM实际上就是电容器，最小的存储单位是bit。阵列中的每个bit都能被随机地访问。但如果不充电，数据只能保存很短的时间。因此我们必须每隔15.6us就刷新一行。每次刷新时数据就被重写一次。正是这个原因DRAM也被称为非永久性存储器。一般通过同步的RAS-only的刷新方法(行刷新)，每行每行的依次刷新。早期的EDO内存每刷新一行耗费15.6us的时间。因此一个2Kb的内存每列的刷新时间为15.6?s x2048行=32ms。

　　如果使用DFI的主板，tREF和tRAS一样，不是一个精确的数值。通常15.6us和3.9us都能稳定运行，1.95us会降低内存带宽。很多玩家发现，如果内存质量优良，当tREF刷新周期设置为3120=200mhz(?.??s)时，会得到最佳的性能/稳定性比。

　　Write CAS# Latency(tWCL)

　　可选的设置：Auto，1-8

　　Write CAS Latency (tWCL)，表示“写指令到行地址控制器延时”。SDRAM内存是随机访问的，这意味着内存控制器可以把数据写入任意的物理地址，大多数情况下，数据通常写入距离当前列地址最近的页面。tWCL表示写入的延迟，除了DDRII，一般可以设为1T，这个参数和大家熟悉的tCL(CAS-Latency)是相对的，tCL表示读的延迟。

　　DRAM Bank Interleave

　　可选的设置：Enable， Disable

　　DRAM Bank Interleave，表示“DRAM Bank交错”。这个设置用来控制是否启用内存交错式(interleave)模式。Interleave模式允许内存bank改变刷新和访问周期。一个bank在刷新的同时另一个bank可能正在访问。最近的实验表明，由于所有的内存bank的刷新周期都是交叉排列的，这样会产生一种流水线效应。

　　虽然interleave模式只有在不同bank提出连续的的寻址请求时才会起作用，如果处于同一bank，数据处理时和不开启interleave一样。CPU必须等待第一个数据处理结束和内存bank的刷新，这样才能发送另一个地址。目前所有的内存都支持interleave模式，在可能的情况下我们建议打开此项功能。

　　对于DFI主板来说，任何情况下该设置都应该是Enable，可以增大内存的带宽。Disable对将减少内存的带宽，但使系统更加稳定。

　　DQS Skew Control

　　可选的设置：Auto，Increase Skew，Decrease Skew

　　DQS Skew Control，表示“DQS时间差控制”。稳定的电压可以使内存达到更高的频率，电压浮动会引起较大的时间差(skew)，加强控制力可以减少skew，但相应的DQS(数据控制信号)上升和下降的边缘会出现电压过高或过低。一个额外的问题是高频信号会引起追踪延迟。DDR内存的解决方法是通过简单数据选通脉冲来增加时钟推进。

　　DDRII引进了更先进的技术：双向的微分I/O缓存器来组成DQS。微分表示用一个简单脉冲信号和一个参考点来测量信号，而并非信号之间相互比较。理论上提升和下降信号应该是完全对成的，但事实并非如此。时钟和数据的失谐就产生了DQ-DQS skew。

　　对于DFI主板来说，建议设置为Increase Skew可以提升性能，而Decrease Skew在牺牲一定性能的情况下，可以增加稳定性。